-- Giga DRAM에 대응하는 BST 박막을 이용한 메모리 소자의 기술동향

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│ 현재 반도체 산업의 주력을 담당하고 있는 메모리 소자의 기술은 │
│미세가공기술, 새로운 메모리 셀 구조 및 트랜지스터 기술과 회로 │
│기술, 재료 및 박막기술 등의 광범위한 기술의 진보에 의해 0.5㎛의 │
│디자인 룰의 16M DRAM에서부터 0.25㎛의 256M DRAM을 향해 │
│급속도로 발전하여 왔다. │
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│ 그러나 메모리 소자의 디자인 룰이 0.13㎛이하로 줄게 되는 │
│2001년 이후부터 좀 더 작은 셀 크기 의 실현의 한계로 생각되는 │
│0.1㎛이하에서는 기존의 scaling을 통한 고집적도 및 저전력화에 │
│대한 실현은 그 한계를 드러낼 것으로 예상되며 결국 Giga DRAM │
│이후의 Device에 대응하기 위해서는 메모리 셀(capacitor)공정에 │
│있어서 새로운 재료와 process의 도입이 필수적일 수밖에 없다고 │
│생각되어 진다. │
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│ 궁극적으로 Giga DRAM 세대에서 요구되는 캐패시터의 미세화의 │
│관점에서 볼 때 BST 박막 및 이색적인 재료(exotic material)를 │
│실리콘 프로세서에 도입하는 준비는 0.13㎛이후의 초고집적화 │
│device 시대의 도래에 박차를 가하게 될 것이다. │
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현재 반도체 산업의 주력을 담당하고 있는 메모리 소자의 기술은
메모리의 미세가공기술, 새로운 메모리 셀 구조 및 트랜지스터 기술과
새로운 회로 기술의 발달 뿐 아니라 재료기술, 박막기술, CAD기술,
TEST기술, 소형 package기술 등의 광범위한 기술의 진보에 의해 0.5㎛의
디자인 룰의 16M DRAM에서부터 0.25㎛의 256M DRAM을 향해 급속도로
발전하여 왔다.

반도체 시장 또한 1997년부터 시작된 아시아 지역의 경제 환경 악화와
함께 진행되었던 반도체 불황이 DRAM의 수요중심이 16M DRAM에서 64M DRAM
으로 이동하면서 98년도 하반기부터 회복기로 반전되어 1999년에 들어서
부활의 도약을 보이기 시작하였고 후반기부터 회복하여 2000년을 맞이하여
전년대비 30.6%를 넘는 플러스 성장을 하고 있다. 또한 세계반도체 무역통
계기구에 따르면 2001년에는 금년대비 20.3%로 신장한 2500억불로 성장을
할 것이라고 전망하고 있다. 지금의 반도체 산업이 놓여 있는 입장이
어렵다는 것은 변함이 없다.

그렇다면 앞으로 다가오는 21세기를 주도해갈 기가바이트 시대의 메모리
소자의 나아갈 방향은 어디이며 지금부터 앞으로 10년 후의 디램이 추구
하는 새로운 메모리 셀의 구조는 어떻게 될 것인가 궁금하지 않을 수 없다.
메모리 디바이스의 발전은 대략 1970년부터 1985년까지 미세가공 기술의
발전에 의한 킬로바이트 시대를 열어갔으며, 1985년부터 2000년까지
메모리 소자의 구조를 변화시키므로써 메가바이트 시대를 이끌어 갈 수
있었다. 그러나 DRAM의 집적도가 기가비트급에 도달하면서 극히 작은 셀
크기로 인하여 발생하는 적지 않은 문제들이 나타나게 되었다.

디램의 기술개발중 셀 캐패시터의 기술은 더 작은 크기의 셀을 실현하기
위한 새로운 셀에 대해 우선적으로 이룩하여야 할 가장 중요한 과제는
미세가공에 의한 메모리의 셀 사이즈가 축소화되어도 캐패시터 용량은
어느 일정한 값(25fF) 이상을 유지하여만 한다는 것이다. 반도체 다이나믹
랜덤 억세스 메모리 디바이스(DRAM)는 1개의 메모리 셀 내에 1개의 데이터
비트를 저장하는 1 트랜지스터 1 캐패시터 메모리 셀이 가장 많이 이용
되고 있다. 집적회로 장치의 고집적화 고밀도화에 따라 메모리는 각
메모리 셀에 할당된 점유면적을 축소하므로써 달성하여 왔으며 여기에서
일정치 이상의 용량을 유지하기 위하여 메모리 소자는 구조적인 면에서
캐패시터의 면적을 증가시키기 위하여 트렌치(trench)셀 및 스택(stack)
셀과 같은 3차원 구조로 발전해 왔다. 셀 캐패시터 구조에 있어 트렌치
구조를 갖는 셀은 트랜지스터의 성능과 토폴로지(topology)를 스택 셀보다
좋게 만들 수 있다는 장점이 있지만 충분한 메모리 용량을 확보하기
위해서는 트렌치를 매우 깊게 형성한 뒤 그곳에 고유전체물질을 적용
시켜야 한다는 어려운 문제점을 안고 있어 현재 트렌치 셀 구조는 0.13㎛
이하에서는 사용하기 어려울 것으로 보고 있다. 스택구조의 셀은 고유전체
물질을 사용하는데 유리한 점은 있지만 고유전체를 사용하더라도 디자인
룰이 감소하는 경우 충분한 캐패시턴스를 확보하는 것이 어려운 문제로
대두되고 있다. 결국 캐패시터의 표면적을 증가시키기 위한 방법으로
캐패시터의 표면을 울퉁불퉁하게한 조면(HSG, hemi-spherical grain)
stack 구조 및 원통형(cylinderical type)으로 이루어진 원통 stack구조를
base로 한 3차원적 구조의 개발에 초점을 맞추고 여기에 고유전율을
가지는 캐패시터 유전체막을 도입하여 기가시대의 메모리 소자를 열어가려
하고 있다

대부분의 캐패시터에 이용되는 유전체막은 SiO2로부터 유전율이 거의
2배인 Si3N4을 사용한 NO 박막이 거의 주종을 이루었지만 0.18㎛ 이하의
기술에서는 유전체박막의 두께를 줄이거나 표면적을 넓힌다고 해도 높은
정전용량을 구현할 만한 여지가 없게 되어 새로운 물질을 도입할 수 밖에
없는 상황에 이르렀다. 결국 0.18㎛이하 디램에서 NO 유전체 박막을
대신할 물질로는 Ta2O5 유전체 박막을 도입하였다. Ta2O5 유전체박막은
실리콘질화막의 3배이상의 유전율을 가지며 BST나 PZT에 비해 etching이
용이하다. 또한 CVD법으로 deposition 할 경우 step-coverage가 우수한
특성을 가지고 있다. 캐패시터 구조에서는 NO박막과 달리 폴리실리콘과
금속으로 이루어진 MIS(metal-Insulat-semiconductor)구조를 가지고 있다.
그러나 poly Si 전극상에 Ta2O5를 deposit 할 경우 MIS(meta-insulate-
semiconductor) 구조에서는 Ta2O5 박막의 두께가 문제가 된다. 캐패시터
형성 후 후속 열처리에 의해 Ta2O5 유전체 박막의 두께가 감소하게
되는데 이때 0.13㎛ 기술에서 요구하는 획기적인 환산 산화막의 두께까지
줄이지 못한다면 이 역시 충분한 정전용량을 구현 할 수 없을 것으로
보인다. 또한 post annealing을 할 경우 누설전류에 의해 캐패시터
특성을 저하시키는 문제점을 가지고 있다. 최근에는 Poly-Si 대신 Pt 나
Ru 등 산화되기 어려운 금속을 하부전극으로 이용하여 MIM(Metal-Insulate-
Metal) 구조의 Ta2O5가 연구되고 있으나 이역시 누설전류에 의한 캐패시터
특성을 저하시킨다는 문제점을 안고 있다.

최근 들어 대부분의 반도체 업계에서는 0.13㎛ 기술에 적용될 캐패시터
유전체막으로써 기대되는 물질로는 강유전체 물질로써 BST (Barium
Strontium Titanate) 물질을 채택하고 있다. BST 유전막은 200-400정도의
높은 유전상수를 가지고 있으며 금속위에서만 결정화가 되기 때문에 MIM
(metal-insulate-metal)구조로 이루어진다. 그러나 BST 박막이 불안정하고
금속전극을 에칭하는 것이 어렵고 수소에 의한 열화 등과 같은 집적공정에
관련된 해결되어야 할 문제가 많이 있어 BST 캐패시터는 아직 개발 중에
있으며 그 속도 또한 느리게 진행되고 있다.

Giga DRAM에 대응하는 BST 박막을 이용한 집적화기술로 입체적층기술,
APEC 기술, 전해 Plating 법 등이 응용되고 있다.

1)미쯔비시사나 NEC는 Pt 전극을 base로 하여 pedestal-type의 하부전극과
sputterBST(Barium Strontium Titanate)막을 조합하여 고집적화(~1G)를
위한 연구개발중이며 그것과 동시에 수직으로 가공한 Ru 전극과 CVD-
BST 박막의 조합에 의한 극초고집적화라고 불리울 (4-16G)시대를 준비
하고 있다.

2)도시바/후지쯔가 목표로 하는 BST 캐패시터 구조는 단순한 입체구조
(BOX형)에 전극재료로써 도전형 페로브스카이트형 산화물인 다결정
SrRuO3(SRO)막을 이용하여 BST 유전체박막과 상하 전극으로 SRO을
이용한 APEC(All Perovskite capacitor)기술과 CVD-BST deposite기술을
근거로 0.13㎛ 디자인 룰의 1G DRAM의 개발을 진행하고 있다.
Giga DRAM process 집적화에 있어서 트랜지스터의 성능을 확보하기
위해서 수소분위기에서의 annealing 공정은 매우 중요한 요소이다.
BST 캐패시터에서 수소 annealing을 실시할 경우 leak 전류는 현저하게
증가하며 유전율이 저하되어 버리는 문제가 있다.
이들이 응용한 APEC 기술의 장점은 BST 캐패시터의 leak전류를 줄일
수 있다는 것과 수소분위기에서 anneling 할 때 열화가 적다는 것이다.

3) Giga DRAM에서 요구되는 캐패시터 용량(25fF)을 한정된 메모리 셀
면적에서 확보하기 위해서 삼성전자 반도체연구소 공정개발팀은
디자인 룰 0.15㎛이하의 캐패시터 구조로 유망시 되고 있는 SAS(Self-
aligned Stacked) 캐패시터 구조를 추구하는 공정에 있어서 자기 정합
전해 plating법에 의해 BST 캐패시터의 Pt 하부전극을 형성하였다.
전해 plating법을 BST 캐패시터의 Pt 하부전극에 적용한 연구는 세계
최초의 일로 이는 cost 및 양산성이 우수한 기술이며, 특히 도체상에서
만 석출되고 부도체상에서는 석출되지 않는다고 하는 선택적 성장의
특성을 가지고 있어 고가인 Pt의 효율적 이용이 가능한 것으로 주목
받는 기술이다.
현재 디램 시장은 64M DRAM이 양산중이고 올해에 들어 점차로 128M
DRAM 양산 라인으로 돌아서 가고 있다. 2002년에는 64M DRAM과 128M
DRAM 모두 peak 생산량으로 병존하게 되고 2003년 이후는 64M DRAM과
128M DRAM으로부터 256M DRAM과 512M DRAM으로 그 주역이 교체될
것으로 예상되며, 2005년에는 256M DRAM의 수량이 약 23억개/년 가
될것으로 예견되며, 512M DRAM도 10억개/년 를 넘을 것으로 예상된다.
또한 2005년에는 1G DRAM의 수요도 본격화되어 약5억개/년 정도가
생산될 것으로 추정하고 있다.
이러한 예상되는 진전을 달성하기 위해서는 그것을 지지하는 새로운
기술혁신이 이루어지지 않으면 안된다,
메모리 소자의 디자인 룰이 0.13㎛이하로 줄게 되는 2001년 이후부터
좀 더 작은 셀 크기의 실현의 한계로 생각되는 0.1㎛ 이하에서는
기존의 scaling을 통한 고집적도 및 저전력화에 대한 실현은 그 한계를
드러낼 것으로 예상되며 Giga DRAM 이후의 Device에 대응하기
위해서는 메모리 셀(capacitor)공정에 있어서 구조의 개선만으로는
대응이 불가능하게 되고 break through 때문에 새로운 재료와
process의 도입이 필수적일 수밖에 없다고 생각되어 진다. 결국 BST
캐패시터의 미세화 관점에서 볼 때 BST막의 박막화가 필수적이며,
전극과 유전체막의 계면에서의 발생하는 leak 전류문제의 해결 및
고유전율화를 실현하면서 어떠한 방법에 의해 박막화를 실현해나갈
것인가를 결정하는 것이 문제의 해결방법의 주포인트가 될것이다.
궁극적으로 Giga DRAM 세대에서 요구되는 캐패시터의 미세화의
관점에서 볼 때 BST 박막 및 이색적인 재료(exotic material)를 실리콘
프로세서에 도입하는 준비는 0.13㎛이후의 초고집적화 device 시대의
도래에 박차를 가하게 될 것이다.

** 문의 : 심사4국 반도체2심사담당관실
조지은 사무관. 전화 042)481-5753